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此前芯片都是在2D层面展开的，业内研究***都放在如何实现单位面积上元器件数量的增加以及微观精度的改进，之后不少大厂开始拓展思维，研究把一块芯片从2D展开至3D，套用刘慈欣科幻大作《三体》里的一个梗，3D芯片对传统2D芯片发动了一场“降维打击”。

目前市场上仍然存在关于3D封装技术的不确定性。例如，何时以及如何采用这些新的封装配置，谁将在市场中占据主导地位？所有半导体行业的公司（例如，内存供应商，逻辑制造商，代工厂和封装分包商）***探索战略联盟和合作伙伴关系，以确保开发出可行的***封装生态系统。对于IC制造商，代工厂和其他公司来说，还有可能在定价和数量方面赢得竞争对手。因此，半导体企业在高级封装方面面临着至关重要的决策，他们的目标是成为先行者还是快速追随者决定了这些选择的复杂程度。通过对三大晶圆代工巨头在***封装上的表现，我们或许可以了解一二。

说到晶圆厂的封装布局***者当属台积电，台积电在封装技术上陆续推出 2.5Ｄ的***封装技术 CoWoS（Chip-on-Wafer-on-Substrate），以及经济型的扇出型晶圆InFO（ Integrated Fan-out ）都非常成功，可以说一路从三星手上分食苹果订单，到独享苹果订单，靠的就是封装技术***对手，将其产业地位推上另一个高峰。早在10年前台积电就看出随着半导体前段工艺的快速微缩，后段封装技术会跟不上前段工艺的脚步，台积电技术往前冲刺的脚步会因此被拖累，等到那时，摩尔定律真的会失效，因此毅然决定投入封装技术，在 2008 年底成立导线与封装技术整合部门（Integrated Interconnect and Package Development Division, IIPD )。2018年4月的美国加州圣塔克拉拉第二十四届年度技术研讨会上，台积电首度对外界公布创新的系统整合单芯片(SoIC)多芯片3D堆叠技术。根据台积电在会中的说明，SoIC是一种创新的多芯片堆叠技术，是一种晶圆对晶圆的键合技术，SoIC是基于台积电的CoWoS(Chip on wafer on Substrate)与多晶圆堆叠(WoW)封装技术开发的新一代创新封装技术，可以让台积电具备直接为客户生产3D IC的能力。同期亮相的还有WoW技术，即 Wafer-on-Wafer (WoW，堆叠晶圆)，就像是3D NAND闪存多层堆叠一样，将两层Die以镜像方式垂直堆叠起来，有望用于生产显卡GPU，创造出晶体管规模更大的GPU。台积电方面表示，这两个封装技术将会在公司的***封装布局中扮演重要角色。而在19年4月，台积电宣布完成***首颗3D IC封装，预计将于2021年量产。今年4月，台积电宣布封装技术再升级，针对***封装打造的晶圆级系统整合技术(WLSI)平台，透过导线互连间距密度和系统尺寸上持续升级，发展出创新的晶圆级封装技术系统整合芯片(TSMC-SoIC)，除了延续及整合现有整合型扇出(InFO)及基板上晶圆上芯片封装(CoWoS)技术，提供延续摩尔定律机会，并且在系统单芯片(SoC)效能上取得显著的突破。以3D IC为架构的TSMC-SoIC***晶圆级封装技术，能将多个小芯片(Chiplet)整合成一个面积更小与轮廓更薄的SoC，透过此项技术，7纳米、5纳米、甚至3纳米的***SoC能够与多***、多功能芯片整合，可实现高速、高频宽、低功耗、高间距密度、占用空间的异质3D IC产品。目前台积电已完成TSMC-SoIC制程认证，开发出微米级接合间距(bonding pitch)制程，并获得极高的电性良率与可靠度数据，展现了台积电已准备就绪，具备为任何潜在客户用TSMC-SoIC生产的能力。近日，工研院产科***所研究总监杨瑞临指出，台积电在***封装领域着墨多时，因此台积电将在***封装领域将***对手。外资并预期，***封装将是台积电筑起更高的技术与成本门槛，拉大与竞争对手差距的关键。‌‌半‍导‌体‍设‌备‍搬‌运‍

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