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电镜捆包电镜搬运电镜拆装电镜运输的亚瑟报道：精‌密‍设‌备‍搬‌运‍RISC-V这几年风潮正盛，而RISC-V内核应用的则是MCU。尤其是国内的MCU厂商对RISC-V的追捧程度可见一斑，基本上MCU厂商都有RISC-V的方案。凭借指令集少、开源等的优点，RISC-V也给了国产MCU赶超大厂的机会。但是现在，我们看到，RISC-V的触角正在不断蔓延，从开始的MCU逐渐来到加速器、CPU、AI处理器甚至是GPU。精‌密‍设‌备‍搬‌运‍现在RISC-V越来越多的被用作加速器。欧洲成立的EPI项目的一个关键部分是开发和演示基于 RISC-V 指令集架构的完全由欧洲开发的处理器 IP，提供名为 EPAC（欧洲处理器加速器）的高能效和高吞吐量加速器内核。就在近日，EPAC1.0 RISC-V 测试芯片样品已交付给 EPI 并且其操作的初步测试成功。EPAC 结合了多种专门用于不同应用领域的加速器技术。下图所示的测试芯片包含四个矢量处理微瓦（VPU），由SemiDynamics设计的Avispado RISC-V内核和巴塞罗那超级计算中心和萨格勒布大学设计的矢量处理单元组成。每个 tile 还包含一个 Home Node 和 L2 缓存，分别由 Chalmers 和 FORTH 设计，提供了内存子系统的连贯视图。该芯片还包括两个额外的加速器：由 Fraunhofer IIS、ITWM 和 ETH Zürich 设计的 Stencil 和 Tensor 加速器 (STX)，以及由 CEA LIST 设计的精度可调处理器 (VRP)。片上的所有加速器都与 EXTOLL 的超高速片上网络和 SERDES 技术相连。精‌密‍设‌备‍搬‌运‍初始启动成功，EPAC 执行了它的裸机程序，发送传统的“Hello World！” 用不同的语言向 EPI 财团和世界致以问候。精‌密‍设‌备‍搬‌运‍成立于2018年的初创公司Ventana Micro Systems 看到了强大的RISC-V服务器业务的窗口。Ventana 创始人兼首席执行官 Balaji Baktha 表示：“近一半的计算支出正在从通用处理器转向基础设施计算和特定领域的加速器。“凭借我们基于可扩展 RISC-V 架构的高性能内核以及我们基于小芯片的快速产品化方法，Ventana 完全有能力利用这一趋势。”据精‌密‍设‌备‍搬‌运‍透露，其 64 位RISC-V处理器的首批样品有望在明年下半年与客户共享，并在2023年上半年量产。据The Register的报道，该公司首席执行官兼联合创始人 Balaji Baktha介绍到，他们的新芯片采用Chiplet的方式，即每个芯片将包含多个独立的裸片，包括一些带有 CPU 内核，一些带有自定义加速，另一些带有 IO 和内存接口，然后在单个封装内互连。所有裸片都使用由Ventana设计的互连连接在一起，据说该互连是缓存一致的，访问延迟为8ns，并且每条通道可移动 16Gbps。这家初创公司认为这将适用于连贯地连接 CPU 内核、加速芯片、片上存储以及与片外 RAM、PCIe 设备和其他 IO 通信的接口。