无尘室设备装卸搬运-设备搬迁搬运定位

无尘室设备装卸搬运-设备搬迁搬运定位的亚瑟报道：UniversalChiplet Interconnect Express (UCIe)®‌‌半‍导‌体‍设‌备‍搬‌运‍ 是一个开放的行业互连标准，可以实现小芯片之间的封装级互连，具有高带宽、低延迟、经济节能的优点。能够满足整个计算领域，包括云端、边缘端、企业、5G、汽车、高性能计算和移动设备等，对算力、内存、存储和互连不断增长的需求。UCIe 具有封装集成不同Die的能力，这些Die可以来自不同的晶圆厂、采用不同的设计和封装方式。‌‌半‍导‌体‍设‌备‍搬‌运‍戈登·摩尔在其论文 “Crammingmore components onto integrated circuits” （于1965年4月19日发表在Electronics第38卷第8期）中开创性地指出：集成电路中晶体管的数量每两年会增长一倍，50年过去了，这个被称为“摩尔定律”的理论坚持到如今，已经摇摇欲坠。在同一篇论文中，戈登·摩尔预测了“结算日”的到来，他指出：用多个独立封装的小功能单元互连构建大型系统的方法可能会更经济。这种多Die集成的模式如今已经被运用到了一些主流的商业产品中，比如消费级CPU、服务器 CPU、GP-GPU 等。实现Chiplets封装集成的动机有很多。为了满足不断增长的性能需求，芯片面积不断增加，有些设计甚至会超出掩模版面积的限制，比如具有数百个核心的多核 CPU，或扇出非常大的交换[曹1] 电路（Switch）。即使在设计不超过面积限制的情况下，改用多个小芯片集成封装的方式也更有利于提升良率，实现芯片的跨市场复用。另外，多个相同Die的集成封装能够适用于大规模的应用场景。‌‌半‍导‌体‍设‌备‍搬‌运‍实现Chiplet封装集成的另一个动机是为了从产品和项目的角度降低整体投资组合成本，并抢占产品市场。例如，图 1 所示的处理器核心可以进的工艺节点，用更高的成本换取极致的节能性能，而内存和 I/O 控制器功能可以复用已经建立好的旧工艺节点（n -1 或 n-2)。采用这种划分方式，可以减小Die的面积，从而提高产量。如图 2 所示，跨工艺节点的 IP 移植成本很高，而且随着工艺节点的进步，该成本增长非常迅速。若采用多Die集成模式，由于Die的功能不变，我们不必对其IP进行移植，便可在节省成本的同时实现抢占市场的可能。Chiplet封装集成模式还可以使用户能够自主选择Die的数量和类型，从而针对不同的产品类型做出不同的权衡。例如，用户可以根据自己的具体需求挑选任意数量的计算、内存和I/O Die，并无需针对具体需求进行Die的自主设计，这有利于降低产品的SKU成本。Chiplet的封装集成允许厂商能够以快速且经济的方式提供定制解决方案。如图 1 所示，不同的应用场景可能需要不同的计算加速能力，但可以使用同一种核心、内存和 I/O。Chiplet的封装集成还允许厂商根据功能需求对不同的功能单元应用不同的工艺节点，并实现共同封装。例如，内存、逻辑、模拟和光学器件可以被应用不同的工艺技术，然后和Chiplet封装到一起。由于相比板级互连，封装级互连具有线长更短、布线更紧密的优点，因此，像内存访问这种需要高带宽的应用场景都可以以封装级集成的方式实现（例如HBM，High Bandwidth Memory）。