半导体设备搬迁搬运-精密仪器设备装卸搬迁

半导体设备搬迁搬运-精密仪器设备装卸搬迁的亚瑟报道：半‍导‌体‍设‌备‍搬‌运‍在 VLSI 2021 上，imec 推出了 forksheet 器件架构，以将纳米片晶体管系列的可扩展性扩展到 1nm 甚至更半‍导‌体‍设‌备‍搬‌运‍逻辑节点。在forksheet器件中，由于减小了 n 型和 p 型晶体管之间的间距，因此可以使有效沟道宽度大于传统的环栅纳米片器件。这有利于晶体管的驱动电流（或直流性能）。此外，更小的n-to-p间距可以进一步降低标准单元高度，逐步将标准单元推向4T轨道高度设计，这意味着4条单元内金属线适合标准单元高度范围。半‍导‌体‍设‌备‍搬‌运‍但是对于 4T cell设计和 16nm 的金属间距，即使叉板变得太窄，也难以提供所需的性能。P. 半‍导‌体‍设‌备‍搬‌运‍等人在 2022 年 VLSI 论文中强调了这一挑战。这就是互补 FET 或 CFET 可以提供缓解的地方。因为在 CFET 架构中，n 和 pMOS 器件相互堆叠，从而进一步半‍导‌体‍设‌备‍搬‌运‍化有效沟道宽度。半‍导‌体‍设‌备‍搬‌运‍：“在 CFET 架构中，n 型和 pMOS 器件相互堆叠。堆叠从单元高度考虑中消除了 np 间距，允许进一步半‍导‌体‍设‌备‍搬‌运‍化驱动电流。我们还可以使用由此产生的面积增益将轨道高度推至 4T 及以下。”研究人员正在探索两种可能的集成方案，以实现具有挑战性的 nMOS-pMOS 垂直堆叠：单片（monolithic）与顺序（sequential）。半‍导‌体‍设‌备‍搬‌运‍单片 CFET 流程从底部通道的外延生长开始，然后是中间牺牲层（sacrificial layer）的沉积，然后是顶部沟道的外延生长。Naoto Horiguchi表示：“虽然这似乎是构建 CFET 直接的方法，但处理流程相当复杂。例如，堆叠方法产生了非常高的纵横比垂直结构，这为进一步图案化鳍、栅极、间隔物和源极/漏极触点带来了关键挑战。”或者，可以使用由几个块组成的顺序制造流程来制造 CFET。首先，底层设备被处理到contacts。接下来，使用晶圆对晶圆键合技术，通过晶圆转移在该层的顶部创建一个覆盖半导体层。然后，集成顶层器件，连接顶栅和底栅。Julien Ryckaert说：“从集成的角度来看，这个流程比单片流程更简单，因为底层和顶层设备都可以以传统的‘二维’方式单独处理。此外，它还提供了为 n 型和 p 型器件集成不同沟道材料的半‍导‌体‍设‌备‍搬‌运‍可能性。”